CXMT sản xuất DRAM thế hệ 5: “tăng 50%” không phải yield

Nhà sản xuất bộ nhớ Trung Quốc CXMT cho biết nền tảng DRAM thế hệ thứ năm đã bước vào sản xuất hàng loạt. Công ty đồng thời giới thiệu hai sản phẩm LPDDR5X dung lượng 24 gigabit, nhắm tới điện thoại thông minh và thiết bị di động.

Tin này đáng chú ý với chuỗi cung ứng bán dẫn vì nó cho thấy Trung Quốc đang thu hẹp khoảng cách ở DRAM — bộ nhớ làm việc ngắn hạn của điện thoại, máy tính và máy chủ. Tuy nhiên, cụm “tăng 50%” trong thông báo cần được đọc đúng: CXMT nói nền tảng mới tạo ra ít nhất 50% số die thô trên mỗi wafer so với thế hệ trước, với mốc so sánh là chip 8 gigabit. Đây không phải tuyên bố tỷ lệ thành phẩm đạt chuẩn, hay yield, tăng 50%.

Bốn con số cần giữ nguyên ngữ cảnh

Theo Reuters ngày 20/9/2026, nền tảng thế hệ năm của CXMT đạt bốn mốc chính:

• 11,95 nm: khoảng cách giữa các cấu trúc quan trọng trong vùng lưu dữ liệu của chip.
• Hai chip LPDDR5X 24 Gb: hai định dạng đóng gói cho thiết kế điện thoại và thiết bị cầm tay khác nhau.
• Hơn 50% dung lượng: mỗi sản phẩm mới chứa nhiều dữ liệu hơn 50% so với sản phẩm tương đương trước đó của CXMT.
• Ít nhất 50% gross die/wafer: số chip tiềm năng cắt ra từ mỗi wafer, theo mốc chip 8 Gb, so với nền tảng thế hệ bốn.

CXMT nói đạt mật độ này bằng “quadruple patterning” — lặp lại nhiều bước tạo mẫu để hình thành mạch nhỏ hơn. Phó chủ tịch Luo Xiaodong tuyên bố năng lực quy trình đã ngang với những node sản xuất hàng loạt tiên tiến nhất trong ngành. Đây là phát biểu của doanh nghiệp tại World Manufacturing Convention 2026, chưa phải kết luận từ một phép đo độc lập.

Vì sao gross die không phải yield?

Một wafer chứa nhiều die, mỗi die sau đó có thể trở thành một chip. Khi cấu trúc nhỏ hơn hoặc thiết kế gọn hơn, nhà máy có thể đặt nhiều die hơn lên cùng diện tích wafer. Đó là phần CXMT đang nhấn mạnh.

Nhưng không phải die nào cũng vượt qua kiểm tra. Yield là tỷ lệ die đạt yêu cầu sau sản xuất. Số chip tốt thu được — good die — là kết quả của cả hai biến: số die thô và yield. Reuters lưu ý rõ con số của CXMT được tính trước khi loại die lỗi. Vì vậy, viết “CXMT tăng 50% yield” sẽ sai bản chất dữ liệu.

Sự phân biệt này quan trọng vì kinh tế của một node bán dẫn không chỉ phụ thuộc vào mật độ. Nếu quy trình phức tạp hơn làm tăng số bước quang khắc, chi phí, thời gian chu kỳ hoặc tỷ lệ lỗi, lợi ích trên mỗi wafer có thể thấp hơn mức tăng gross die. CXMT không công bố yield, giá thành trên mỗi bit hay sản lượng wafer trong thông tin được Reuters dẫn.

Bước tiến lớn cho DRAM, nhưng chưa đồng nghĩa giải nút thắt HBM

Hai chip mới thuộc dòng LPDDR5X, tối ưu điện năng cho thiết bị di động. Chúng có thể giúp điện thoại và máy tính cá nhân chạy tác vụ AI cục bộ với bộ nhớ lớn hơn và hiệu quả điện tốt hơn. Việc có thêm nguồn cung cũng tạo lựa chọn cho các hãng điện tử ngoài ba nhà cung cấp DRAM lớn là Samsung Electronics, SK Hynix và Micron.

Nhận định của Học viện AI: không nên suy diễn từ LPDDR5X sang HBM — loại bộ nhớ băng thông cao đang được dùng cùng GPU và accelerator trong trung tâm dữ liệu AI. Năng lực quy trình DRAM tốt hơn là nền tảng quan trọng, nhưng sản xuất HBM còn cần xếp chồng nhiều lớp, liên kết dọc, đóng gói tiên tiến, kiểm soát nhiệt và tiêu chuẩn hóa với bộ tăng tốc.

Điều đó cũng giải thích vì sao chuỗi cung ứng AI có nhiều nút thắt song song. Một ngày trước, Học viện AI phân tích kế hoạch CXMT muốn bước vào NAND khi máy chủ AI thiếu cả bộ nhớ. DRAM, NAND và HBM phục vụ các lớp khác nhau; một bước tiến ở một lớp không tự động xóa thiếu hụt ở lớp còn lại.

Tín hiệu chiến lược phía sau công nghệ

Reuters cho biết CXMT phát triển nền tảng bằng mô phỏng máy tính và hợp tác với các nhà sản xuất thiết bị bán dẫn trong nước ở những công đoạn trọng yếu. Điều này diễn ra trong bối cảnh Mỹ hạn chế Trung Quốc tiếp cận một số thiết bị và phần mềm sản xuất chip tiên tiến từ năm 2022.

Quadruple patterning là một cách tăng độ phân giải bằng việc lặp lại nhiều bước trên thiết bị quang khắc hiện có. Nó có thể giúp nhà sản xuất tiến tới cấu trúc nhỏ hơn, nhưng thường đánh đổi bằng quy trình dài và phức tạp hơn. Vì vậy, bước tiếp theo cần theo dõi không chỉ là “nanomet” mà còn là yield, sản lượng ổn định, giá bán và mức độ chấp nhận của khách hàng.

Trong bức tranh rộng hơn, nút thắt của chip AI không chỉ nằm ở một nhà máy. High-NA EUV của ASML cho thấy công cụ chế tạo cũng có thể là điểm nghẽn, còn kế hoạch Huawei nối tới một triệu chip AI cho thấy kiến trúc hệ thống và mạng liên kết quyết định khả năng biến nhiều chip thành năng lực tính toán hữu ích.

Ba chỉ số nên chờ ở lần công bố tiếp theo

1. Yield và good die/wafer: cho biết mức tăng mật độ có chuyển thành chip đạt chuẩn hay không.
2. Giá thành trên mỗi bit: phản ánh lợi thế kinh tế sau khi tính thêm bước sản xuất.
3. Khách hàng và sản lượng thực: giúp phân biệt một node đã “mass production” với một node đã đạt quy mô thương mại lớn.

CXMT đã đưa ra một tín hiệu kỹ thuật đáng kể: mật độ cao hơn, chip LPDDR5X 24 Gb và quy trình thế hệ mới đi vào sản xuất. Nhưng đối với doanh nghiệp mua phần cứng AI, quyết định chưa nên dựa trên một con số 50%. Hãy theo dõi chất lượng thành phẩm, nguồn cung thực tế và tính tương thích của cả hệ thống.

CTA: Nếu doanh nghiệp cần xây lộ trình hạ tầng AI từ use case đến lựa chọn mô hình, dữ liệu và phần cứng, nhận proposal tư vấn và đào tạo AI tại đây.

Nguồn

• Reuters, 20/9/2026: China’s CXMT says new memory-chip platform enters mass production.
• CXMT, phát biểu và số liệu tại World Manufacturing Convention 2026, được Reuters dẫn.